트랜지스터 원리: 스위치 하나에서 컴퓨터까지

모형이 보여 주는 것

휴대폰이나 노트북의 프로세서는 스위치 수십억 개가 올라간 실리콘 판입니다. 그런데 이 스위치에는 움직이는 부품이 하나도 없습니다. 전극 하나에 건 전압이 바로 아래 실리콘의 성질을, 적어도 표면에서 몇 나노미터 깊이까지는 바꿔 버리기 때문에 전류가 켜지고 꺼집니다. 이 전시는 가장 흔한 트랜지스터인 n채널 MOSFET(금속 산화막 반도체 전계 효과 트랜지스터)에서 그 일이 어떻게 일어나는지 보여 줍니다.

가운데 덩어리는 트랜지스터 하나를 가운데로 자른 것이라 단면이 보입니다. 파란 섬 두 개가 소스와 드레인, 분홍색 몸체가 기판, 위의 얇고 옅은 층이 게이트 산화막, 그 위 덩어리가 게이트입니다. 플러그와 패드가 소스와 드레인을 전원과 전류계에 잇고, 게이트는 뒤쪽 플러그로 따로 연결됩니다. 잘린 면에는 전하가 그려져 있습니다. 빨간 고리는 정공, 파란 점은 자유 전자, 남색 막대는 움직이지 못하는 붕소 이온입니다. 왼쪽 판에는 실리콘 격자가 있고 양쪽 절반에 낯선 원자가 하나씩 들어 있습니다. 오른쪽 기판에는 트랜지스터 두 개로 만든 인버터, 가장 단순한 논리 게이트가 있습니다. 앞쪽에는 칩 패키지와 1947년 첫 트랜지스터의 복제 모형이 놓여 있습니다.

가장 중요한 조작은 게이트 전압 슬라이더입니다. 왼쪽 위 판독창에는 게이트 전압에 따른 드레인 전류 그래프가 있고, 빨간 점이 지금 트랜지스터가 곡선의 어디에 있는지 알려 줍니다.

전기가 거의 통하지 않는 실리콘

실리콘 원자는 바깥 전자가 네 개이고, 이웃 원자 넷과 결합 하나에 전자 둘씩 나눠 가집니다. 상온의 완벽한 결정에서는 이 전자들이 거의 모두 제자리에 묶여 있습니다. 원자 5 × 10²²개가 든 1 cm³에서 열 때문에 풀려나는 전자는 약 10¹⁰개뿐이라, 순수한 실리콘은 전기가 잘 통하지 않습니다.

도핑을 하면 달라집니다. 실리콘 원자 하나를 바깥 전자가 다섯인 인으로 바꾸면 넷은 결합에 들어가고, 다섯째는 아주 약하게 붙어 있어 상온에서도 떨어져 나가 돌아다닙니다. 이렇게 전자가 남는 실리콘이 n형입니다. 붕소는 바깥 전자가 셋뿐이어서 결합 넷 가운데 하나에 전자가 모자랍니다. 이웃 결합의 전자가 그 빈자리로 건너오면 빈자리가 한 칸 옮겨 갑니다. 이렇게 옮겨 다니는 빈자리는 양전하처럼 행동하며 정공이라고 부릅니다. 정공이 남는 실리콘이 p형입니다.

필요한 양은 아주 적습니다. 모형의 기판에는 1 cm³에 붕소 원자가 10¹⁷개, 실리콘 원자 50만 개에 하나꼴로 들어 있습니다. 소스와 드레인은 훨씬 진하게 도핑해 1 cm³에 인 원자가 10²⁰개, 500개에 하나꼴입니다.

처음에는 왜 전류가 흐르지 않을까

게이트가 0 V일 때 전자가 소스에서 드레인까지 가는 길을 따라가 보면 이렇습니다. 전자가 가득한 n형 섬을 떠나, 정공이 가득한 p형 실리콘을 지나, 다른 n형 섬으로 들어가야 합니다. n과 p가 만나는 경계는 모두 pn 접합이고, 두 접합은 서로 반대 방향을 보고 있습니다. 전원을 어느 쪽으로 이어도 둘 중 하나에는 역방향 전압이 걸려 전류를 막습니다. 드레인에 2 V를 걸어도 전류계가 0을 가리키는 까닭입니다.

전류가 건너가려면 두 섬 사이의 p형 띠가 n형으로 바뀌어야 합니다. 게이트가 하는 일이 바로 그것이고, 게이트는 실리콘에 닿지도 않은 채로 그 일을 해냅니다.

게이트의 힘이 산화막을 지나가는 방법

게이트는 이산화규소 막 위에 놓여 있고, 모형에서 이 막의 두께는 10 nm입니다. 산화막은 절연체라서 게이트와 산화막과 실리콘이 축전기를 이룹니다. 게이트에 양의 전압을 걸면 게이트에 양전하가 모이고, 산화막 건너편 실리콘에는 같은 양의 음전하가 모여야 합니다.

처음에 실리콘은 정공을 내보내는 방법으로 그 음전하를 마련합니다. 게이트를 0.5 V에 맞춰 보세요. 게이트 아래 정공이 아래로 밀려나고 붕소 이온만 남습니다. 붕소 이온은 정공이 떠나면서 전자 하나를 결합 안에 받아들였기 때문에 움직이지 않는 음전하를 띱니다. 이렇게 비워진 층이 공핍 영역입니다. 공핍 영역은 게이트 전압이 오를수록 깊어지다가 문턱 전압에서 멈춥니다.

문턱 전압과 반전층

게이트 전압이 어느 값을 넘으면 정공을 밀어내는 것만으로는 음전하가 모자라고, 이번에는 전자가 표면으로 모여듭니다. 전자는 바로 옆 소스에서 들어오는데, 소스에는 전자가 가득합니다. 얇은 표면층에 정공보다 전자가 많아지면 그 층은 n형으로 바뀐 것입니다. 이 층을 반전층이라고 부르며, 이것이 소스에서 드레인까지 끊기지 않고 이어진 n형 길, 채널입니다.

채널이 생기는 게이트 전압이 문턱 전압이고, 모형에서는 0.7 V로 정했습니다. 실제 공정에서는 기판 도핑과 산화막 두께, 게이트 재료에 따라 달라지며, 제조사는 도펀트를 따로 조금 더 주입해 이 값을 맞춥니다. 문턱을 넘은 뒤로는 공핍 영역이 더 깊어지지 않고, 게이트에 더한 전압은 모두 채널의 전자를 늘리는 데 쓰입니다.

제곱 법칙을 숫자로 확인하기

MOSFET을 설명하는 가장 간단하면서 쓸모 있는 모형은 제곱 법칙이고, 이 전시도 이 법칙을 그대로 씁니다. 먼저 산화막의 단위 면적당 정전 용량을 구합니다.

Cox = εox / tox = (3.9 × 8.854 × 10⁻¹² F/m) / (10 × 10⁻⁹ m) = 3.45 × 10⁻³ F/m²이고, 단위를 바꾸면 0.345 µF/cm²입니다.

문턱을 넘은 전압을 오버드라이브라고 하는데, 오버드라이브 1 V마다 게이트 아래 1 cm²에 Cox × 1 V만큼의 전자 전하가 모입니다. 게이트가 1.2 V이면 오버드라이브는 0.5 V이고, 1 cm²에 전자가 1.08 × 10¹²개 모이는 셈입니다.

이 전자들이 얼마나 빨리 움직이는지는 이동도로 정해지며, 모형에서는 채널의 전자 이동도를 500 cm²/V·s로 잡았습니다. 이동도에 Cox를 곱하면 공정 상수 k′ = 173 µA/V²가 나옵니다. 채널은 폭 10 µm, 길이 1 µm이므로 β = k′ × W/L = 1.73 mA/V²입니다.

드레인 전압이 충분히 크면 드레인 전류는 다음과 같습니다.

Id = ½ β (Vgs − Vt)²

1.2 V에서는 ½ × 1.73 mA/V² × (0.5 V)² = 0.216 mA입니다. 2.5 V에서는 오버드라이브가 1.8 V라서 2.80 mA, 3.3 V에서는 5.84 mA입니다. 오버드라이브를 0.5 V에서 1.0 V로 두 배 늘리면 전류는 네 배가 됩니다. 판독창의 곡선이 위로 휘어 오르는 것은 이 때문입니다. 0.7 V 아래에서는 모형의 전류가 정확히 0입니다.

전자 수도 셀 수 있습니다. 드레인이 2 V이고 게이트가 1.2 V이면 채널에는 전자가 약 7만 2천 개 있습니다. 이 전하를 전류로 나누면 전자 하나가 채널을 건너는 데 걸리는 시간이 나오는데, 약 53피코초입니다. 게이트가 2.0 V이면 20피코초로 줄어듭니다.

드레인 쪽에서 채널이 끊기는 까닭

채널의 전자가 느끼는 것은 바로 아래 실리콘을 기준으로 한 게이트 전압입니다. 그런데 그 실리콘은 소스 근처에서는 0 V, 드레인 근처에서는 드레인 전압입니다. 그래서 채널을 따라갈수록 오버드라이브가 줄고, 전자층도 얇아집니다. 모형의 채널은 이 분포대로 그려서 소스 쪽은 두껍고 드레인 쪽으로 갈수록 얇습니다.

드레인 전압이 작으면 채널은 저항처럼 행동하고, 전류는 드레인 전압에 비례해 늘어납니다. 이 상태를 선형 영역이라고 합니다. 게이트 3.3 V, 드레인 0.1 V에서 전류는 0.44 mA이고 저항으로 치면 약 227 Ω입니다. 트랜지스터를 닫힌 스위치로 쓸 때가 바로 이 상태입니다.

드레인 전압을 오버드라이브만큼 올리면 드레인 쪽 끝에서 전자층의 두께가 0이 됩니다. 이것을 핀치오프라고 합니다. 그래도 전자는 드레인이 만든 강한 전기장에 휩쓸려 짧은 틈을 건너가지만, 드레인 전압을 더 올려도 전류는 거의 늘지 않습니다. 이 상태가 포화 영역입니다. 5단계처럼 게이트가 2.5 V일 때 드레인이 1 V이면 2.24 mA, 2 V와 3.3 V에서는 둘 다 2.80 mA입니다.

트랜지스터 두 개로 만드는 인버터

논리 게이트에는 출력을 아래로 끌어내리는 트랜지스터와 위로 끌어올리는 트랜지스터가 필요합니다. CMOS(상보형 MOS)는 앞의 일에 n채널, 뒤의 일에 p채널 트랜지스터를 씁니다. p채널 소자는 n채널을 거울에 비춘 모양으로, n형 우물 안에 p형 소스와 드레인이 있고 게이트가 소스보다 충분히 낮을 때 켜집니다.

기판에서 두 게이트는 모두 입력에 이어져 있습니다. 입력이 3.3 V이면 nMOS는 켜지고 pMOS는 꺼져서 출력이 0 V로 내려가고 LED가 꺼집니다. 입력이 0 V이면 반대가 되어 출력이 3.3 V에 머뭅니다. 양 끝에서는 둘 중 하나가 꺼져 있어 전원에서 접지로 가는 길이 없고, 상태를 유지하는 동안 전류가 거의 흐르지 않습니다. 전류는 바뀌는 순간에만 흐릅니다.

모형에서는 정공이 전자보다 느리게 움직이는 것을 메우려고 pMOS를 2.5배 넓게 만들었습니다. 그래서 출력이 뒤집히는 입력 전압은 전원의 절반인 1.65 V이고, 이때 두 트랜지스터를 지나는 전류가 잠깐 0.84 mA까지 흐릅니다. 이런 게이트를 여러 개 이으면 논리 회로로 하는 덧셈 전시의 회로를 만들 수 있습니다.

트랜지스터가 신호를 키우는 방법

좋은 스위치를 만드는 그 곡선으로 증폭기도 만들 수 있습니다. 게이트를 포화 영역인 1.2 V에 두고 위아래로 50 mV씩 흔들어 봅니다. 그 자리에서 곡선의 기울기인 트랜스컨덕턴스 gm = β (Vgs − Vt)는 1 V당 0.86 mA이므로 전류는 양쪽으로 약 43 µA씩 움직입니다.

드레인을 10 kΩ 저항을 거쳐 5 V 전원에 이으면 이 전류 변화가 저항 양끝의 전압 변화로 바뀝니다. 드레인은 2.84 V에 있다가 2.39 V에서 3.25 V 사이를 오갑니다. 입력 0.1 V가 출력 0.86 V가 된 것이고, 전압 이득은 gm × R = 8.6입니다. 출력이 입력과 반대 방향으로 움직이므로 이 회로를 반전 증폭기라고 부릅니다. 조작 탭의 「게이트에 작은 신호」를 켜면 입력과 출력의 흔들림이 그래프에 표시됩니다.

칩 하나에 160억 개

Apple은 2020년에 내놓은 M1 칩에 트랜지스터가 160억 개 있다고 밝혔습니다. 1초에 하나씩 쉬지 않고 세면 507년이 걸리는 수입니다. 2023년의 M3 Max에는 920억 개가 들어 있고, NVIDIA는 Blackwell 구조 GPU에 2,080억 개가 있다고 밝혔습니다. 1971년 인텔 4004 마이크로프로세서에는 2,300개가 있었으니 M1은 그보다 약 700만 배 많습니다.

이만큼 들어가는 것은 요즘 트랜지스터가 아주 작기 때문입니다. 게이트 길이가 모형의 1 µm가 아니라 수십 나노미터이고, 게이트가 채널 위에만 얹히지 않고 여러 면을 감쌉니다. 그래도 원리는 가운데 덩어리가 보여 주는 것과 같습니다. 게이트 전압으로 전류가 흐르는 채널을 만들거나 없앱니다.

모형에서 단순하게 한 것

• 짧은 채널. 제곱 법칙은 모형의 1 µm처럼 긴 채널에서 잘 맞습니다. 짧은 채널에서는 전자가 최고 속도에 이르러, 전류가 오버드라이브의 제곱보다는 오버드라이브에 더 가깝게 비례합니다.
• 문턱 아래 전류. 실제 트랜지스터는 문턱 아래에서도 작은 전류가 새고, 상온에서 게이트 전압 60 mV 이상마다 10분의 1로 줄어듭니다. 모형은 이 전류를 0으로 둡니다.
• 채널 길이 변조. 실제로는 포화 영역에서도 드레인 전압에 따라 전류가 조금씩 늘어납니다. 기본 모형은 이것을 뺐고, 인버터에만 1 V당 0.05의 작은 기울기를 넣어 입력마다 출력이 하나로 정해지게 했습니다.
• 크기. 전하는 실제보다 훨씬 크고 훨씬 적게 그렸고, 산화막도 채널에 비해 두껍게 그렸습니다.
• 모양. 게이트와 섬이 덩어리 뒤쪽까지 곧게 뻗어 있습니다. 요즘 칩은 핀 구조나 게이트가 채널을 둘러싸는 구조를 씁니다.

저마늄 조각에서 MOSFET까지

전기장으로 전류를 다스린다는 생각이 먼저 나왔습니다. 율리우스 릴리엔펠트가 1926년 전계 효과 소자 특허를 냈지만, 1930년대 내내 실제로 만들려는 시도는 성공하지 못했습니다. 벨 연구소의 윌리엄 쇼클리도 1945년에 전계 효과 증폭기를 구상했으나 뜻대로 작동하지 않았습니다. 존 바딘은 반도체 표면의 전자가 전기장을 막고 있다고 보았고, 월터 브래튼과 함께 이 표면 상태를 연구하기 시작했습니다.

1947년 12월 16일 두 사람은 첫 반도체 증폭기를 작동시켰습니다. 플라스틱 쐐기로 고정한 가까운 금 접점 두 개를 순도 높은 작은 저마늄 조각에 눌러 댄 장치였습니다. 한 접점의 전압이 다른 접점의 전류를 조절했고, 신호를 최대 100배까지 키웠습니다. 12월 23일 연구소 간부들 앞에서 시연했고, 전기 공학자 존 피어스가 트랜지스터라는 이름을 붙였으며, 벨 연구소는 1948년 6월 30일 기자 회견에서 발표했습니다. 쇼클리와 바딘, 브래튼은 1956년 노벨 물리학상을 함께 받았습니다.

표면 문제는 산화막으로 풀렸습니다. 1959년 벨 연구소의 M. M.(존) 아탈라와 강대원은 열로 기른 이산화규소 위에 처음으로 제대로 작동하는 절연 게이트 전계 효과 트랜지스터를 만들었습니다. 1963년 페어차일드의 C. T. 사와 프랭크 완라스는 p채널과 n채널 트랜지스터를 짝지으면 대기 상태에서 전력을 거의 쓰지 않는다는 것을 보였고, 완라스가 오늘날 CMOS라 부르는 방식으로 특허를 냈습니다.

비트를 바꾸는 데 드는 에너지

절연된 게이트에는 이상적인 모형에서 지속적인 전도 전류가 필요하지 않지만, 전하는 필요합니다. 게이트와 채널은 축전기를 이루며 배선과 다음 회로의 게이트도 정전 용량을 더합니다. 전압을 바꾸려면 구동 회로가 그 전하를 옮겨야 합니다. MIT의 계산 구조 강의는 이 관계를 Q = CV로 설명합니다. 비트를 그대로 유지하는 일과 반복해서 바꾸는 일을 구분해야 합니다. 앞의 일에 전력이 거의 들지 않더라도 뒤의 일에는 상당한 전력이 들 수 있습니다.

계산을 위해 스위칭되는 전체 정전 용량을 1 fF, 전압 변화를 1 V로 가정합니다. 전시의 측정값이나 특정 프로세서의 사양이 아닌 가정값입니다. 필요한 전하는 1 fC입니다. 충전이 끝났을 때 저장된 에너지는 ½CV² = 0.5 fJ입니다. 일정한 전압의 전원에서 저항을 거쳐 충전하면 전원은 CV² = 1 fJ를 공급합니다. 절반은 저장되고 절반은 충전 중 열이 됩니다. 방전할 때는 저장된 나머지 절반도 소모됩니다. 따라서 이 단순한 회로에서 충전과 방전을 합친 한 주기에 소모되는 에너지는 0.5 fJ가 아니라 1 fJ입니다. 에너지를 회수하는 회로는 다르게 동작할 수 있으나 이 전시에는 없습니다.

이 노드가 1초에 10억 번 그런 주기를 마치면 평균 스위칭 전력은 1 µW입니다. 같은 노드 100만 개가 함께 동작하면 합계는 1 W입니다. 이것이 트랜지스터 10억 개짜리 칩의 모든 소자가 매 클록마다 전환된다는 뜻은 아닙니다. 많은 노드는 값을 유지하며 서로 다른 블록이 다른 시간에 작동합니다. 클록 주파수는 타이밍 주기를 셀 뿐 각 트랜지스터의 모든 전환을 세지 않습니다. P = αCV²f의 활동률 α는 한 타이밍 주기에 노드가 실제로 낮은 전압에서 높은 전압으로 충전되는 빈도를 나타냅니다.

정전 용량과 활동률을 유지하면서 가정한 전압을 1 V에서 0.8 V로 낮추면 스위칭 에너지는 이전의 0.64가 되어 36퍼센트 줄어듭니다. 제곱 관계의 효과입니다. 그러나 낮은 전압은 구동 전류도 줄여 논리 경로를 느리거나 불안정하게 만들 수 있습니다. 신호가 안정될 때까지 허용되는 시간이 절전의 한계를 정합니다. 프로세서의 전압과 주파수를 서로 무관한 조절 손잡이처럼 취급할 수 없는 이유입니다.

누설 전류와 꺼짐 상태의 한계

전시 곡선에서 전류가 정확히 영인 구간은 모형의 선택입니다. 실제 MOSFET에는 게이트 전압이 문턱 아래일 때도 문턱 아래 전류가 흐릅니다. 운반자는 열운동으로 전위 장벽을 넘을 수 있습니다. 장벽은 게이트 전압에 따라 연속적으로 변하므로 실제 소자는 정확히 0.7 V에서 완전한 절연체에서 도체로 갑자기 바뀌지 않습니다. 문턱은 공학적으로 유용한 기준이지 기계식 걸쇠가 잠기는 지점이 아닙니다.

다른 누설 경로에는 역방향 바이어스된 접합과 매우 얇은 게이트 절연막을 지나는 전류가 있습니다. 어느 경로가 중요한지는 소자 기술, 치수, 온도, 동작 전압에 따라 달라집니다. 현대 게이트 적층은 전기적 제어를 유지하면서 누설을 제한하도록 재료와 두께를 고릅니다. 게이트가 채널을 더 많이 감싸면 원하지 않는 소스와 드레인 사이 전도를 억제하는 데 도움이 되지만 모든 누설 경로가 없어지지는 않습니다.

두 번째 가정 계산은 큰 칩에서 작은 전류가 왜 중요한지 보여 줍니다. 1 V에서 누설 전류 1 nA는 1 nW에 해당합니다. 소자 10억 개가 같은 조건에서 각각 그만큼 누설하면 유용한 스위칭 없이도 합계는 1 W입니다. 실제 칩은 소자마다 종류, 논리 상태, 온도가 달라 누설도 같지 않습니다. 이 계산은 규모를 보여 주는 예이지 M1의 전력 예측이 아닙니다. 유휴 블록의 전원을 끊는 전원 차단이 클록만 멈추는 것보다 에너지를 더 아낄 수 있는 이유입니다. 클록 차단은 스위칭 활동을 줄이지만 그것만으로 누설을 없애지는 않습니다.

트랜지스터 수와 공정 이름의 의미

컴퓨터 역사 박물관은 무어의 관찰을 1965년 기고문에서 설명합니다. 처음에는 집적 회로당 부품 수가 해마다 두 배가 될 것으로 외삽했고, 1975년에는 장기 증가 속도를 약 2년마다 두 배로 수정했습니다. 이는 관찰이자 산업계의 목표였으며 모든 프로세서가 정해진 기념일마다 소자 수를 두 배로 늘려야 한다는 물리 법칙이 아닙니다. 경제적인 집적에 관한 이야기이지 모든 프로그램이 두 배 빨라진다는 약속도 아닙니다.

역사적인 Intel 4004의 트랜지스터 2,300개와 Apple이 발표한 M1의 160억 개를 비교하면 비율은 약 700만 배입니다. 이는 부품 수의 비율이지 성능 시험 결과가 아닙니다. M1에는 프로세서 코어 외에도 캐시, 그래픽, 다른 기능 블록이 들어 있습니다. 두 칩은 구조, 워드 크기, 처리하는 일도 크게 다릅니다. 현대 칩의 상당수 트랜지스터는 연산보다 비트 저장에 쓰일 수 있습니다. 대표 숫자만 비교하면 이런 차이가 가려집니다.

나노미터 공정 이름을 칩의 모든 게이트 길이를 측정한 값으로 읽어서는 안 됩니다. IEEE IRDS 같은 로드맵은 게이트 길이와 반복 구조 사이 피치 등 물리량을 구분합니다. 피치는 구조가 반복되는 간격이며 전도 채널의 길이와 같지 않습니다. 서로 다른 제조사의 공정 이름은 공통 자가 아닙니다. 제대로 비교하려면 상품 이름 하나를 물리 치수 하나와 같다고 놓지 말고, 비교할 물리량과 측정법, 회로를 명시해야 합니다.

모양도 달라집니다. 평면 MOSFET은 평평한 채널 위에 게이트가 있습니다. FinFET은 좁은 지느러미가 표면에서 솟아 게이트가 여러 면을 제어합니다. GAA 소자는 좁은 채널을 게이트가 둘러싸며 채널은 겹친 시트나 선으로 구성되기도 합니다. 채널을 둘러싸면 소자가 짧아질수록 문제가 되는 드레인의 전기장에 비해 게이트의 제어력이 좋아집니다. 이는 전기장 제어 구조의 차이이지 아주 작은 기계 접점을 여닫는 방식이 아닙니다. 전시는 반전층과 고정된 도핑 이온을 쉽게 볼 수 있도록 평면 단면을 유지합니다. 최신 제조 공정의 기하학적 도면이 아닙니다.

화면의 조작으로 확인하기

「드레인 전압」을 2 V에 두고 「게이트 전압」을 조절합니다. 처음에는 0.7 V 아래에 두었다가 문턱 위로 올립니다. 전도 채널이 없는 상태에서 반전층이 생기는 상태로 바뀝니다. 문턱 근처에서 두 설정이 모두 포화 영역에 있도록 유지하면서 초과 전압이 2배 차이 나게 고르면 이상적인 제곱 법칙은 전류비 4를 예측합니다. 움직이는 전자를 세기보다 수치판을 비교합니다. 전자의 수와 속도는 움직임을 보여 주기 위해 정한 것이며 실제 소자의 모든 운반자를 재현하지 않습니다.

다음에는 게이트를 문턱 위에 유지하면서 「드레인 전압」을 영으로 낮춥니다. 채널이 있어도 이를 구동하는 드레인과 소스 사이 전압이 없으면 순 드레인 전류가 사라집니다. 드레인 전압을 서서히 올려 저전압의 저항성 영역과 포화를 비교합니다. 포화는 채널이 비었거나 전류가 멈췄다는 뜻이 아닙니다. 이상적인 긴 채널 모형에서 드레인 전압을 높여도 전류가 크게 늘지 않는다는 뜻입니다. 이 MOSFET의 포화라는 용어를 바이폴라 트랜지스터 스위치의 용어와 혼동하지 않아야 합니다.

마지막으로 「인버터 입력」을 범위 전체에서 바꾸며 출력을 관찰하고 증폭기 그림을 위해 「게이트에 작은 신호」를 켭니다. 인버터는 입력 범위를 반대 논리 수준으로 바꾸며 증폭기는 선택한 동작점 주위의 작은 변화를 사용합니다. 움직이는 표시나 작은 신호 애니메이션은 프로세서의 최대 클록 속도 측정이 아닙니다. 전시에는 GHz 타이밍 실험, 게이트 정전 용량계, 온도 조절기가 없습니다. 앞의 에너지와 누설 계산은 눈앞의 모형을 확장하는 종이 위 실험이지 화면에서 찾아야 할 숨은 조작이 아닙니다.

스위치 하나에서 컴퓨터까지: 다섯 장면

무대 위쪽 단추로 다섯 장면을 오갈 수 있고, 장면마다 한 걸음씩 멀리서 봅니다. 첫 장면은 반으로 자른 MOSFET입니다. 게이트 위 막대에 빨간 손잡이가 달려 있어, 잡고 위로 끌면 게이트 전압이 함께 오릅니다. 0.7 V를 넘으면 채널이 생기고 전류계가 움직이기 시작합니다. 단면 위 금색 고리는 확대경입니다. 기판, 소스, 공핍층, 채널 위로 끌어 가면, 이 모형에서 그 자리의 한 변 10 nm 정육면체 안에 무엇이 들어 있는지 판에 나옵니다. 어디서나 실리콘 원자는 약 50,000개이고, n+ 섬에는 인 원자가 약 100개, 자유 전자도 그만큼 있지만, 기판의 붕소는 평균 0.1개뿐입니다. 채널은 두께가 몇 나노미터밖에 안 되는 얇은 막이라서, 정육면체 대신 반전층 10 nm 사각형 안의 전자 수를 셉니다. 게이트가 2.5 V일 때 소스 쪽에서 약 4개이고, 드레인 쪽으로 갈수록 줄어듭니다. 이 값은 이 해설 전체에서 쓰는 도핑 농도와 산화막 정전 용량으로 계산한 모형 값이며, 특정 칩을 잰 값이 아닙니다.

둘째 장면에는 회로 기판 두 장이 나란히 있고, 셋째 장면에는 반가산기가, 넷째 장면에는 트랜지스터 하나에서 칩 전체까지 줌아웃했다가 다시 원자까지 내려가는 확대 막대가, 다섯째 장면에는 트랜지스터 모양 세 가지가 있습니다. 무대의 숫자 가운데 발표된 출처가 아니라 모형에서 나온 값에는 별표를 붙였습니다.

트랜지스터 두 개로 NOT, 네 개로 NAND

오른쪽 기판은 앞에서 설명한 CMOS 인버터로, pMOS 하나가 nMOS 하나 위에 있고 두 게이트가 묶여 있습니다. 왼쪽 기판은 트랜지스터 네 개로 만든 NAND 게이트입니다. pMOS 두 개는 3.3 V 전원선과 출력 사이에 나란히 있어서, 둘 중 하나만 켜져도 출력을 끌어올립니다. nMOS 두 개는 출력과 접지 사이에 위아래로 이어져 있어서, 둘 다 켜져야 출력을 끌어내립니다. 그래서 출력은 입력 A와 B가 모두 1일 때만 0입니다. 나머지 경우에는 pMOS가 적어도 하나 켜지고 nMOS가 적어도 하나 꺼지므로 출력은 3.3 V에 머뭅니다.

A·B 단추를 누르거나 기판의 흰 스위치를 누르면 배선 색이 바뀝니다. 1은 따뜻한 색, 0은 파란색입니다. 전류가 통하는 트랜지스터는 채널 띠에 불이 들어옵니다. 판의 진리표에는 해 본 입력 조합이 표시됩니다. 두 기판 모두 멈춰 있는 상태에서는 전원에서 접지로 흐르는 전류가 없습니다. 어떤 입력 조합에서든 게이트의 한쪽은 늘 꺼져 있기 때문입니다. CMOS는 주로 바뀌는 순간에만 전류를 쓰고, 그래서 이런 게이트 수십억 개를 칩 하나에 올려도 녹지 않습니다.

두 기판 사이의 점퍼는 NAND 출력을 인버터 입력에 잇습니다. NAND 뒤에 NOT을 붙이면 AND가 되어, 인버터 기판의 LED는 1과 1일 때만 켜집니다. NAND는 기능적으로 완전하다고 합니다. 어떤 논리 함수든 NAND 게이트만으로 만들 수 있다는 뜻이고, 다음 장면도 NAND만 씁니다.

NAND 다섯 개로 두 비트 더하기

반가산기는 한 자리 이진수 두 개를 받아 합 비트 S와 자리올림 비트 C를 냅니다. 기판의 덧셈기는 NAND 게이트 다섯 개를 씁니다. 첫째 N1은 A와 B를 받습니다. N2와 N3은 각각 입력 하나와 N1의 출력을 받고, N4가 N2와 N3을 합칩니다. 그 출력이 A XOR B이고, 이것이 합 비트입니다. N5는 두 입력을 모두 N1에 묶어 인버터로 쓰므로, 출력이 A AND B이고 이것이 자리올림입니다. CMOS NAND 하나에 트랜지스터가 네 개이니 덧셈기 전체는 트랜지스터 20개입니다.

네 가지 조합을 해 보세요. 이진수로 0 + 0 = 00, 0 + 1 = 01, 1 + 0 = 01, 1 + 1 = 10입니다. 자리올림은 이진법의 「십의 자리」입니다. 오른쪽 자리에서 넘어온 자리올림까지 받는 전가산기가 여러 자리 덧셈기의 기본 부품이고, 논리 덧셈기 전시에서는 이런 단을 이어 수를 더합니다. 크기를 견주어 보면, 1971년의 첫 상용 마이크로프로세서 인텔 4004에는 트랜지스터가 모두 2,300개 있었습니다.

줌아웃: 1947년에서 몇 나노미터까지

넷째 장면의 확대 막대는 10의 거듭제곱 일곱 단계가 넘는 범위를 다룹니다. 가장 넓게 보면 화면 폭이 약 6 cm이고, 칩 패키지와 다이, 그 옆에 1947년 점접촉 트랜지스터 복제품이 보입니다. 다이는 한 변 11 mm, 트랜지스터 160억 개인 모형 칩으로 그렸습니다. 160억 개는 애플이 M1에 대해 밝힌 수입니다. 복제품 받침은 폭 약 15 mm로 그렸습니다(모형 값). 다시 말해 첫 트랜지스터와 지금의 칩은 크기가 비슷한데, 하나에는 트랜지스터가 1개, 다른 하나에는 160억 개가 들어 있습니다.

확대해 들어가면 층이 바뀝니다. 프로세서 코어 하나, 표준 논리 셀이 늘어선 줄, 나란히 선 트랜지스터, 폭 약 60 nm인 나노시트 트랜지스터 하나, 마지막으로 0.235 nm 간격의 실리콘 원자가 나옵니다. 가는 길에 같은 크기의 물체도 같은 축척으로 나옵니다. 두께 80 µm 머리카락, 지름 7.5 µm 적혈구, 10 µm 공정으로 만든 인텔 4004의 트랜지스터, 지름 100 nm 바이러스입니다(머리카락·적혈구·바이러스 크기는 흔한 값을 쓴 모형 값). 판에는 화면 폭과, 제곱마이크로미터당 약 132개라는 모형 밀도로 계산한 화면 안 트랜지스터 수가 나옵니다. 폭 약 2.75 mm인 화면에 이미 10억 개가 들어갑니다.

맨 아래의 나노시트는 두께 5 nm로 그렸습니다. IEEE 국제 소자·시스템 로드맵(IRDS)이 지금 소자에 대해 제시하는 범위 안의 값입니다. 실리콘 원자는 0.235 nm 간격이므로 이 판은 원자 약 21개 두께밖에 되지 않습니다. 이 크기에서는 원자 몇 개가 어긋나거나 한 층이 빠지기만 해도 트랜지스터의 동작이 달라지고, 다음 장면의 모양이 중요한 까닭 가운데 하나도 여기에 있습니다.

트랜지스터가 지느러미를 거쳐 판이 된 까닭

다섯째 장면은 트랜지스터 세 개를 게이트 한가운데서 자른 모습이고, 전류는 보는 사람 쪽으로 흐릅니다. 평면 트랜지스터는 납작한 채널 위에 게이트가 얹혀 한 면에서만 채널을 다룹니다. FinFET은 채널을 얇은 지느러미처럼 세우고 게이트가 세 면을 감쌉니다. 게이트 올 어라운드(GAA) 나노시트 트랜지스터는 채널이 얇은 판 여러 장으로 쌓여 있고, 게이트가 판마다 네 면을 모두 둘러쌉니다.

차이는 게이트가 짧아질 때 드러납니다. 트랜지스터는 완전히 꺼지지 않습니다. 전자 일부는 여전히 채널을 건너고, 드레인의 전기장이 게이트 아래까지 미쳐 전자가 넘어야 할 장벽을 낮춥니다. 이를 재는 기준이 서브문턱 스윙입니다. 꺼진 상태의 전류를 10배 바꾸는 데 드는 게이트 전압을 말합니다. 상온에서는 디케이드당 약 60 mV(kT/q × ln 10)보다 작아질 수 없습니다. 게이트가 채널을 쥐는 힘이 약할수록 스윙이 커지고, 꺼져 있어야 할 때 새는 전류도 커집니다. 이 누설 전류는 칩 위의 쉬고 있는 모든 트랜지스터에서 늘 흐르므로 열이 됩니다.

무대는 모양마다 「자연 길이」 λ를 8, 4, 3 nm로 둔 단순한 모형을 씁니다(모형 값). 스윙 = 디케이드당 60 mV × (1 + 3 e^(−L/2λ)), 드레인 유도 장벽 저하 = 0.15 V × e^(−L/2λ)입니다. 게이트 길이를 100 nm에서 8 nm까지 끌어 보세요. 100 nm에서는 세 모양 모두 거의 이상적인 스윙에 이릅니다. 20 nm에서는 평면 트랜지스터의 켬/끔 전류 비가 약 1,600으로 떨어지는데, FinFET은 약 150,000, GAA는 100만 가까이를 지킵니다. 8 nm에서는 이 모형에서 GAA만 끈 전류를 켠 전류의 1,000분의 1 아래로 지킵니다. 숫자는 설명을 위한 것이며, 실제 소자는 도핑, 산화막, 변형 등 여러 선택에 따라 달라집니다.

역사도 같은 길을 걸었습니다. 2007년 인텔 45 nm 공정은 너무 얇아져 전류가 새던 이산화규소 게이트 절연막을 하프늄 계열 high-k 절연막과 금속 게이트로 바꿨습니다. 2011년 22 nm 공정은 트라이게이트(FinFET) 트랜지스터를 들여왔습니다. 삼성전자는 2022년 6월 GAA 나노시트 트랜지스터로 3 nm 칩 생산을 시작했고, TSMC의 첫 나노시트 공정 N2는 2025년 4분기에 양산에 들어갔습니다.

실제 칩으로 본 무어의 법칙

1965년 고든 무어는 칩 위 부품 수가 해마다 두 배가 된다고 보았고, 1975년에 그 빠르기를 2년마다로 고쳤습니다. 무대 아래 그래프는 칩을 해와 제조사가 발표한 트랜지스터 수로 찍은 것으로, 가로줄 하나마다 10배씩 오릅니다. 인텔 4004(1971년, 2,300개)에서 8086(1978년, 29,000개), 인텔386(1985년, 275,000개), 펜티엄 4(2000년, 4,200만 개)를 지나 애플 M1(2020년, 160억 개), 엔비디아 블랙웰 데이터센터 프로세서(2024년, 2,080억 개), 웨이퍼 크기의 세레브라스 WSE-3(2024년, 4조 개)까지 이어집니다. 점선은 4004에서 출발해 2년마다 두 배가 되는 선입니다. 점을 누르면 칩 이름과 해, 출처가 나옵니다.

그래프 아래에서는 내 휴대폰이나 컴퓨터의 칩을 고르거나 그 트랜지스터 수를 입력해, 국제연합(UN)이 밝힌 2024년 세계 인구 약 82억 명과 견줄 수 있습니다. 애플 M1에는 지구에 사는 사람 한 명당 트랜지스터가 약 2개 있습니다. 그 160억 개를 쉬지 않고 1초에 하나씩 세면 약 507년이 걸립니다.