トランジスタのしくみ

模型が示すもの

スマートフォンやノートパソコンのプロセッサは、数十億個のスイッチを載せたシリコンの板で、どのスイッチにも動く部品はありません。それぞれが電流をオンとオフに切り替えられるのは、1 本の電極にかけた電圧が、その下のシリコンの性質を変えてしまうからです。少なくとも表面に最も近い数ナノメートルでは、そうなります。この展示では、最も一般的なトランジスタである n チャネル MOSFET（金属・酸化膜・半導体電界効果トランジスタ）でそれがどう起きるかを示します。

中央のブロックは 1 個のトランジスタを真ん中で切ったもので、見えているのはその断面です。青い島がソースとドレイン、ピンクの本体が基板、上の薄く淡い層がゲート酸化膜、その上のブロックがゲートです。プラグとパッドがソースとドレインを電源と電流計につなぎ、ゲートには奥に専用のプラグがあります。切り口には電荷が描かれています。赤い輪は正孔、青い点は自由電子、濃い青の短い線は動けないホウ素イオンです。左のパネルはシリコンの結晶格子で、左右それぞれに異種原子が 1 個入っています。右の小さな基板は 2 個のトランジスタを組み合わせたインバータで、最も簡単な論理ゲートです。手前にはチップのパッケージと、1947 年の最初のトランジスタの複製があります。

主な操作はゲート電圧のスライダーです。表示パネルにはゲート電圧に対するドレイン電流のグラフが描かれ、点がいまのトランジスタの位置を示します。

ほとんど電気を通さないシリコン

シリコン原子は外側に 4 個の電子を持ち、4 個の隣の原子と共有しています。1 本の結合に電子が 2 個ずつです。室温の完全な結晶では、これらの電子のほとんどがその場に縛られています。1 cm³ あたり 5 × 10²² 個の原子のうち、熱で自由になる電子は約 10¹⁰ 個だけです。だから純粋なシリコンは電気をよく通しません。

ドーピングがこれを変えます。シリコン原子を外側に電子を 5 個持つリンに置き換えると、4 個は結合に入り、5 個目はゆるく結びついているだけなので、室温で離れていきます。このように電子が余っているシリコンを n 形といいます。ホウ素は外側の電子が 3 個しかないので、4 本の結合のうち 1 本で電子が 1 個足りません。隣の電子がこの穴に跳び込むと、穴は結合 1 本分移動します。動き回るこの穴は正の電荷のようにふるまい、正孔と呼ばれます。正孔が余っているシリコンが p 形です。

必要な量はごくわずかです。模型の基板には 1 cm³ あたり 10¹⁷ 個のホウ素原子があり、シリコン原子 500,000 個に 1 個の割合です。ソースとドレインはずっと高濃度で、1 cm³ あたり 10²⁰ 個、原子 500 個に 1 個がリンです。

最初に電流が流れない理由

ゲートが 0 V のとき、電子がソースからドレインへ行くにはどんな道をたどるか考えてみます。電子で満ちた n 形の島を出て、正孔で満ちた p 形シリコンを横切り、もう一方の n 形の島に入ります。n と p の境目はそれぞれ pn 接合で、2 つの接合は互いに逆を向いています。電源をどうつないでも、どちらか一方が逆バイアスになって電流を止めます。だからドレインに 2 V かかっていても、電流計はゼロなのです。

電流を通すには、島と島の間の p 形シリコンの帯が n 形に変わらなければなりません。ゲートがしているのはまさにそれで、しかもシリコンに触れずにそれを行います。

ゲートは酸化膜越しにどうはたらくか

ゲートは二酸化シリコンの層の上にあり、模型ではその厚さは 10 ナノメートルです。酸化膜は絶縁体なので、ゲート、酸化膜、シリコンでコンデンサができます。ゲートに正の電圧をかけると、ゲートに正の電荷がたまります。酸化膜の反対側、つまりシリコンの中には、同じ量の負の電荷が集まらなければなりません。

はじめのうち、シリコンは正孔を手放すことでこの負の電荷をまかないます。ゲートを 0.5 V にして見てください。ゲートの下の正孔は下へ押しやられ、ホウ素イオンが残ります。ホウ素イオンは正孔が去るときに電子を 1 個結合に取り込んだので、動かない負の電荷を帯びています。この空になった層が空乏層です。ゲート電圧が上がるにつれて、しきい値まで深くなっていきます。

しきい値と反転層

ある電圧を超えると、正孔を押しのけるだけでは必要な電荷がまかなえなくなり、代わりに電子が表面に集まり始めます。電子は、電子で満ちた隣のソースからやってきます。この薄い表面の層で電子が正孔より多くなると、その層は n 形に変わったことになります。これを反転層といい、これがチャネル、つまりソースからドレインまで続く n 形の通り道です。

これが起きるゲート電圧をしきい値電圧といい、模型では 0.7 V にしています。実際の製造工程では基板のドーピング、酸化膜の厚さ、ゲートの材料で決まり、メーカーは不純物を追加で打ち込んで調整します。しきい値を超えると空乏層はそれ以上広がらず、ゲートに加えた電圧の分だけチャネルの電子が増えていきます。

二乗則を数字で確かめる

MOSFET の役に立つ最も簡単なモデルは 二乗則で、この展示はそれをそのまま使っています。まず酸化膜から始めます。単位面積あたりの容量は

Cox = εox / tox = (3.9 × 8.854 × 10⁻¹² F/m) / (10 × 10⁻⁹ m) = 3.45 × 10⁻³ F/m²、つまり 0.345 µF/cm² です。

しきい値を超えた 1 V ごと、これをオーバードライブ電圧といいますが、その 1 V がゲート 1 cm² ごとに Cox × 1 V の電子の電荷をもたらします。ゲートが 1.2 V ならオーバードライブは 0.5 V で、1 cm² あたり 1.08 × 10¹² 個の電子になります。

電子がどれだけ速く動くかは移動度で決まり、チャネルでは 500 cm²/V·s とします。移動度に Cox を掛けると、プロセス定数 k′ = 173 µA/V² が得られます。チャネルは幅 10 µm、長さ 1 µm なので、β = k′ × W/L = 1.73 mA/V² です。

ドレイン電圧が十分に大きいとき、ドレイン電流は

Id = ½ β (Vgs − Vt)²

です。1.2 V では ½ × 1.73 mA/V² × (0.5 V)² = 0.216 mA になります。2.5 V ではオーバードライブが 1.8 V で電流は 2.80 mA、3.3 V では 5.84 mA です。オーバードライブを 0.5 V から 1.0 V に倍にすると電流は 4 倍になるので、表示パネルの曲線は上に反っています。0.7 V 未満では、モデルの電流はちょうどゼロです。

電子を数えることもできます。ドレインが 2 V、ゲートが 1.2 V のとき、チャネルには約 72,000 個の電子があり、その電荷を電流で割ると、1 個の電子が渡りきるまでの時間がわかります。約 53 ピコ秒です。ゲートが 2.0 V なら 20 ピコ秒まで短くなります。

チャネルがドレイン端でピンチオフする理由

チャネルの電子が感じるのは、自分の下のシリコンを基準にしたゲート電圧です。そのシリコンはソースの近くでは 0 V ですが、ドレインの近くではドレイン電圧になっています。そのためオーバードライブはチャネルに沿って小さくなり、電子の層も薄くなります。模型のチャネルはこの形で描かれていて、ソース側が厚く、ドレインに向かって薄くなっています。

ドレイン電圧が小さいとき、チャネルは抵抗のようにふるまい、電流はドレイン電圧に比例して増えます。これが線形領域です。ゲート 3.3 V、ドレイン 0.1 V では電流は 0.44 mA で、抵抗にすると約 227 Ω です。トランジスタを閉じたスイッチとして使うときは、この状態にあります。

ドレイン電圧をオーバードライブと同じところまで上げると、電子の層はドレイン端で薄くなって消えます。これがピンチオフです。それでも電子は、ドレインに引かれて電界の強い短いすき間を渡りますが、ドレイン電圧をさらに上げても電流はほとんど増えません。トランジスタは飽和領域に入っています。ステップ 5 でゲートが 2.5 V のとき、電流はドレイン 1 V で 2.24 mA、2 V でも 3.3 V でも 2.80 mA です。

2 個のトランジスタでインバータを作る

論理ゲートには、出力を下に引くトランジスタと上に引くトランジスタが必要です。CMOS（相補型 MOS）は前者に n チャネル、後者に p チャネルのトランジスタを使います。p チャネルの素子は鏡に映したような構造で、n 形のウェルの中に p 形のソースとドレインがあり、ゲートがソースより十分に低いときにオンになります。

基板上では 2 つのゲートがどちらも入力につながっています。入力が 3.3 V なら nMOS がオン、pMOS がオフで、出力は 0 V に引き下げられ、LED は消えます。入力が 0 V なら逆になり、出力は 3.3 V になります。どちらの端でも片方のトランジスタがオフなので、電源からグラウンドへの通り道はなく、状態を保っている間、回路はほとんど電力を使いません。電流が流れるのは切り替わるときだけです。

模型では、正孔が電子より遅いことを補うため、pMOS の幅を 2.5 倍にしています。これで切り替わる点は電源の半分の 1.65 V になり、そこでは 2 つのトランジスタを一瞬 0.84 mA が流れます。このようなゲートを組み合わせると、論理ゲートで足し算をするしくみの回路を作れます。

トランジスタが増幅するしくみ

よいスイッチになる同じ曲線が、増幅器にもなります。ゲートを飽和領域の 1.2 V に保ち、上下に 50 mV ずつ揺らします。そこでの曲線の傾き、つまり相互コンダクタンス gm = β (Vgs − Vt) は 1 V あたり 0.86 mA なので、電流は上下に約 43 µA ずつ変わります。

5 V の電源から 10 kΩ の抵抗を通してドレインに電流を送ると、この電流の変化が抵抗の両端の電圧の変化になります。ドレインは 2.84 V にあり、2.39 V から 3.25 V の間で揺れます。入力 0.1 V に対して 0.86 V の振れです。電圧利得は gm × R = 8.6 です。出力は入力と逆向きに動くので、この回路は反転増幅器と呼ばれます。「ゲートに小信号」をオンにすると、入力と出力の振れが曲線上に示されます。

1 個のチップに 160 億個

Apple によれば、2020 年の M1 チップには 160 億個のトランジスタがあります。1 秒に 1 個ずつ休まず数えても、数え終わるのは 507 年後です。2023 年の Apple M3 Max には 920 億個、NVIDIA によれば Blackwell アーキテクチャの GPU には 2,080 億個あります。比べてみると、1971 年の Intel 4004 マイクロプロセッサは 2,300 個だったので、M1 はその約 700 万倍です。

これだけ収まるのは、現代のトランジスタがとても小さいからです。ゲートの長さは模型の 1 µm ではなく数十ナノメートルで、ゲートは上に載るのではなく、チャネルをいくつもの方向から包んでいます。原理はブロックが示すのと同じで、ゲート電圧が電流の通り道となるチャネルを作ったり消したりします。

模型で省いていること

• 短いチャネル。 二乗則が成り立つのは、模型の 1 µm のような長いチャネルです。短いチャネルでは電子が最高速度に達し、電流はオーバードライブの 二乗ではなく、ほぼオーバードライブそのものに比例して増えます。
• しきい値未満の電流。 実際のトランジスタはしきい値未満でも小さな電流が漏れ、室温ではゲート電圧が 60 mV 以上下がるごとに 10 分の 1 になります。模型ではゼロにしています。
• チャネル長変調。 飽和領域でも、電流はドレイン電圧とともにゆっくり増え続けます。基本のモデルではこれを省いています。インバータには 1 V あたり 0.05 の小さな傾きを加え、どの入力にも出力が 1 つに決まるようにしています。
• 縮尺。 電荷は実際よりずっと大きく、ずっと少なく描いています。酸化膜もチャネルに比べて厚く描いています。
• 形。 ゲートと島はブロックの奥へまっすぐ延びています。現代のチップではフィン型やゲートオールアラウンド型の形が使われています。

ゲルマニウム片から MOSFET へ

電界で電流を制御するという考えのほうが先にありました。ユリウス・リリエンフェルトは 1926 年に電界効果素子の特許を出願しましたが、1930 年代を通じて実際に作る試みは成功しませんでした。ベル研究所では 1945 年にウィリアム・ショックレーが電界効果増幅器を考えましたが、思ったようには動きませんでした。ジョン・バーディーンは半導体表面の電子が電界をさえぎっていると考え、ウォルター・ブラッテンとともにこの表面準位の研究に取り組みました。

1947 年 12 月 16 日、二人は最初の半導体増幅器を動かしました。プラスチックのくさびで支えた、ごく近接した 2 本の金の接点を、高純度のゲルマニウムの小片に押し当てたものです。一方の接点にかけた電圧がもう一方を流れる電流を制御し、信号を最大 100 倍に増幅しました。12 月 23 日にベル研究所の幹部に披露し、技術者のジョン・ピアースがトランジスタと名づけ、ベル研究所は 1948 年 6 月 30 日の記者会見で発表しました。ショックレー、バーディーン、ブラッテンは 1956 年のノーベル物理学賞を共同で受賞しました。

表面の問題は酸化膜で解決されました。1959 年、ベル研究所の M. M.（ジョン）アタラとダウォン・カーンが、熱酸化で成長させた二酸化シリコンの上に、動作する最初の絶縁ゲート電界効果トランジスタを作りました。1963 年にはフェアチャイルドの C. T. サーとフランク・ワンラスが、p チャネルと n チャネルのトランジスタを組にすると待機時の電力がほぼゼロになることを示し、ワンラスはいま CMOS と呼ばれるこの考えの特許を取りました。

ビットを変えるためのエネルギー

理想モデルでは、絶縁されたゲートに連続した伝導電流は不要ですが、電荷は必要です。ゲートとチャネルはコンデンサーを形成し、配線や次段のゲートも容量を加えます。電圧を変えるには駆動回路が電荷を移動させなければなりません。MITの計算機構造の講義では、この関係を Q = CV と説明しています。ビットを保持することと繰り返し変更することは別です。前者にはほとんど電力が不要でも、後者ではかなりの電力を消費し得ます。

計算例として、切り替える容量の合計を 1 fF、電圧変化を 1 V と仮定します。展示の測定値でも特定のプロセッサーの仕様でもありません。必要な電荷は 1 fC、充電後に蓄えられるエネルギーは ½CV² = 0.5 fJ です。一定電圧の電源から抵抗を介して普通に充電すると、電源は CV² = 1 fJ を供給します。半分が蓄えられ、半分は充電中に熱になります。放電時には蓄えた半分も失われます。したがって、この単純化した回路の充放電1周期で消費するエネルギーは 0.5 fJ ではなく 1 fJ です。エネルギーを回収する回路は異なる動作も可能ですが、ここにはありません。

このノードが毎秒10億回その周期を繰り返すと、平均スイッチング電力は 1 µW です。同じノード100万個が同時に動けば合計 1 W になります。これは、トランジスター10億個のチップで全素子が毎クロック切り替わるという意味ではありません。値を保持するノードも多く、ブロックごとに動作する時刻も異なります。クロック周波数が数えるのはタイミング周期であり、各トランジスターの遷移回数ではありません。P = αCV²f の活動率は、1周期当たりに実際に低電位から高電位へ充電する頻度を表します。

容量と活動率を変えず、仮定の電圧を 1 V から 0.8 V に下げると、スイッチングエネルギーは元の 0.64 となり、36パーセント減ります。二乗の関係が効きます。ただし、電圧を下げると駆動電流も減り、論理経路が遅くなったり不安定になったりします。節電には信号が安定するまでの許容時間という制限があります。プロセッサーの電圧と周波数は、互いに影響しない独立したつまみではありません。

漏れ電流とオフ状態の限界

展示の曲線で電流が完全にゼロの平坦部分は、モデルの選択です。実際のMOSFETには、ゲート電圧が公称しきい値より低くてもサブスレッショルド電流が流れます。キャリアは熱運動によって電位障壁を越えられます。障壁はゲート電圧とともに連続的に変化するため、実物は正確に 0.7 V で完全絶縁から導通へ突然切り替わるわけではありません。しきい値は便利な工学上の基準で、機械式の留め金ではありません。

ほかには逆バイアスの接合や極めて薄いゲート絶縁膜を通る漏れがあります。どれが重要かは、素子技術、寸法、温度、動作電圧によります。現代のゲート積層構造は、静電的な制御を保ちながら漏れを抑える材料と厚さを選びます。ゲートがチャネルをより広く囲むと、望ましくないソース・ドレイン間の導通を抑えやすくなりますが、すべての漏れ経路が消えるわけではありません。

別の仮定計算で、大きなチップでは小電流も重要なことが分かります。1 V で 1 nA の漏れは 1 nW に相当します。10億個の素子が同じ条件でそれぞれ漏れるなら、有用な切り替えなしでも合計 1 W です。実際の素子は種類、論理状態、温度が違うので、漏れも一様ではありません。これは規模の例であり、M1の消費電力の予測ではありません。使わないブロックの電源を切るパワーゲーティングが、クロックを止めるだけより節電できる理由です。クロックゲーティングは切り替えを減らしますが、それ自体で漏れをなくしません。

トランジスター数とプロセス名の意味

コンピューター歴史博物館は、ムーアの観察を1965年の記事にさかのぼって説明しています。当初は集積回路当たりの部品数が毎年倍増すると外挿し、1975年には長期的な増加率をおよそ2年ごとの倍増へ修正しました。これは観察と業界の目標であり、各プロセッサーが決まった記念日ごとに倍増する物理法則ではありません。経済的な集積に関する話で、すべてのプログラムが倍速になる約束でもありません。

歴史的なIntel 4004の2,300個と、AppleがM1について公表した160億個を比べると、後者を前者で割った値は約700万です。これは部品数の比率で、性能試験ではありません。M1にはプロセッサーコア以外にキャッシュ、グラフィックス、そのほかの機能ブロックもあります。両チップは構造、ワード長、処理する仕事が大きく異なります。現代のチップの相当数のトランジスターは計算よりビット保存に使われることもあります。総数だけを比べると、この違いが隠れます。

ナノメートルを使うプロセス名を、すべてのゲートの実測長と読んではいけません。IEEE IRDSなどのロードマップは、ゲート長や反復構造のピッチといった物理量を区別します。ピッチは構造の繰り返し間隔で、導電チャネルの長さとは別です。メーカーの異なるノード名は共通の物差しではありません。意味のある比較には、商品名を1つの物理寸法と同一視せず、比較する量、測定方法、回路を明示する必要があります。

形も変わります。平面MOSFETでは平らなチャネルの上にゲートがあります。FinFETでは細いひれが表面から立ち上がり、ゲートが複数面を制御します。ゲート・オール・アラウンド素子では、ゲートが狭いチャネルを囲み、チャネルは積層したシートや線になることがあります。取り囲むと、素子が短くなるほど問題になるドレイン電界に対して、ゲートの制御が強まります。電界制御の形の違いであり、微小な機械接点を開閉する方式ではありません。展示は反転層と固定された不純物イオンを見やすくするため平面断面を保っています。現在の製造ノードの幾何図面ではありません。

画面の操作で試す

「ドレイン電圧」を 2 V に保って「ゲート電圧」を変えます。初めは 0.7 V 未満にし、その後しきい値を越えます。モデルは導電チャネルのない状態から反転層のある状態へ変わります。しきい値付近で、両方が飽和領域にあるまま、オーバードライブが2倍違う設定を比べます。理想的な二乗則では電流比は4です。アニメーションの電子を数えず、表示値を比べます。電子の数と速さは動きを見せるための設定で、実物の全キャリアを再現していません。

次にゲートをしきい値以上に保ち、「ドレイン電圧」をゼロに下げます。チャネルがあっても、駆動するドレイン・ソース電圧がなければ正味のドレイン電流はなくなります。ドレイン電圧を少しずつ上げ、低電圧の抵抗性領域と飽和を比べます。飽和はチャネルが空になることでも電流停止でもありません。理想的な長チャネルモデルで、ドレイン電圧を上げても電流が大きく増えなくなるという意味です。このMOSFETの「飽和」を、バイポーラトランジスターをスイッチとして使う場合の用語と混同しないでください。

最後に「インバータ入力」を全範囲で変えて出力を観察し、増幅器の図のため「ゲートに小信号」を有効にします。インバーターは入力の範囲を逆の論理レベルへ変え、増幅器は選んだ動作点の周囲の小変化を利用します。動く印や小信号アニメーションは、プロセッサーの最大クロックの測定ではありません。展示にはGHzの時間測定、ゲート容量計、温度調節はありません。エネルギーと漏れの計算は見えるモデルを補う紙上実験で、画面で探すべき隠れた操作ではありません。